題名: | Design of Low-Power and High Speed Ten-Transistor Full Adders |
其他題名: | 低功率及高速度十顆電晶體之全加器的設計 |
作者: | Shieh, Shao-Hui Jr Chang, Tin-Wei Jr You, Hsin-Chiang Jr |
關鍵字: | 全加器 XOR-XNOR 功率消耗 延遲時間 |
期刊名/會議名稱: | NCS 2009 |
摘要: | 全加器(Full Adder)在計算機算術電路設計上是非常重要的基本結構,全加器經常被運用到高性能算術單元設計中,如中央處理器(Central Processing Unit, CPU)裡面的算術邏輯單元(Arithmetic Logic Unit, ALU)以及各式高性能的信號處理應用系統上。能夠降低加法器的功率消耗或是改善加法器的延遲時間,便能提昇整體電路的效能與功耗。目前全加器之設計以十顆電晶體(Ten-Transistor, 10-T)所構成之電路架構最為精簡,本篇論文運用新穎的互斥或閘(Exclusive OR, XOR)和互斥反或閘(Exclusive NOR, XNOR)為基礎,以系統化的模組設計方法提出一系列共42種新的十顆電晶體全加器設計。基於TSMC 0.35 um 2P4M製程技術進行設計與實驗,經由實驗結果證明,42種新的十顆電晶體全加器設計中,FA-24是這幾種架構中延遲時間(Td)性能最佳者,其Td為0.0145nS;其中FA-40之平均功率消耗最佳,其值為8.34uW;而FA-12的功率延遲乘積最優異,其功率延遲乘積為2.40 uW×nS。同時,我們應用新的10-T全加器設計4-Bit 漣波進位加法器晶片,並將成果送交國家晶片設計中心(CIC)製作成矽晶片以為實體驗證。 |
日期: | 2011-03-24T23:39:36Z |
分類: | 2009年 NCS 全國計算機會議 |
文件中的檔案:
檔案 | 描述 | 大小 | 格式 | |
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CEV 6-2.pdf | 383.63 kB | Adobe PDF | 檢視/開啟 |
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